チップレット 半導体 セミナー
        
次世代高速・高周波伝送部材の開発動向
次世代半導体パッケージの 最新動向とその材料、プロセスの開発
 

<セミナー No 502222>

【Live配信のみ】 アーカイブ配信はありません

★チップレット集積技術、最新動向から 新たなテストの考え方や手法、規格までじっくり解説します!


チップレット実装の
テスト、評価技術


■ 講師

愛媛大学 大学院理工学研究科 客員教授 博士(工学) 亀山 修一 氏


【ご活躍】
 ・富士通の生産技術部門にて長年大型計算機等の試験技術開発に従事
 
・エレクトロニクス実装学会でバウンダリスキャン研究会を創設
 ・電子情報技術産業協会( JEITA) にて3D-IC TSV 評価技術標準化に向け活動中

■ 開催要領
日 時

2025年2月12日(水) 12:30〜16:30 

会 場 Zoomを利用したLive配信 ※会場での講義は行いません
Live配信セミナーの接続確認・受講手順は「こちら」をご確認下さい。
聴講料 1名につき 49 ,500円(消費税込、資料付)
〔1社2名以上同時申込の場合のみ1名につき44
,000円〕

〔大学、公的機関、医療機関の方には割引制度があります。詳しくは上部の「アカデミック価格」をご覧下さい〕
   

■ プログラム
【習得できる知識】
 ・チップレットの概要
 ・チップレットテストの動向と考え方
 ・チップレット標準テスト規格IEEE 1838 とバウンダリスキャン
 ・TSV 接続障害回避技術とUCIe リペア規格
 ・アナログバウンダリスキャンによるTSV の新たな評価技術


【講座趣旨】
 チップレットは多数のチップを1 パッケージに集積する技術であり、従来のチップ単体 テスト?法だけでは不?分となり、新たなテストの考え方やテスト手法が必要となる。 チップレット集積回路の歩留まりは、チップ集積前のKGD(Known Good Die)保証に大 きく依存するで、その考え方やテスト手法を紹介する。 パッケージ内の多数のチップ間のインターコネクションテストはチップ単体のテストに はない概念であり、チップレットテストのために新たに制定されたテスト規格IEEE 1838 を紹介する。なおIEEE 1838 規格はバウンダリスキャンテスト規格IEEE 1149.1 をベー スとしているのでこれについても解説する。さらにチップ積層後の各チップの機能テスト? 法を紹介する。 最後に3D-IC におけるチップ間3D 接続のためのTSV やハイブリッドボンディングは 益々?密度化が進み、デイジーチェインなどの従来評価?法では限界がある。そこで、アナ ログバウダリスキャン技術を応用した新たな3 D 接続評価技術を紹介する。


【講演項目】

1.はじめに
 1.1 講師Biography
 1.2 富士通の大型計算機のテクノロジーとテスト技術のあゆみ
 1.3 バウンダリスキャン普及活動

2.チップレットの概要
 2.1 チップレットとは
 2.2 なぜ、今チップレットなのか
 2.3 ムーア則とスケーリング則
 2.4 チップレットの効果
 2.5 チップレットの適?事例
 2.6 チップレット実装の例
 2.7 インターポーザの動向

3.チップレットテストの動向
 3.1 チップレット集積のテスト工程
 3.2 KGD 選別の重要性
 3.3 Pre-Bond Test とウェーハプローバ
 3.4 インターポーザのテスト
 3.5 システムレベルテストSLT
 3.6 IC の機能テストと構造テスト
 3.7 ATE とSLT のテストメカニズム
 3.8 サイレントデータ破損( Silent Data Corruptions)
 3.9 Intel における「真のKGD 選別」のためのテスト戦略

4.チップレット間のインターコネクションテスト
 4.1 チップレットは小さな実装ボード
 4.2 実装ボードの製造試験工程
 4.3 実装ボードやチップレットの機能テストと構造テスト
 4.4 バウンダリスキャンとは
 4.5 IEEE 1149.1 バウンダリスキャンテスト回路
 4.6 バウンダリスキャンテストによるはんだ接続不良検出動作例
 4.7 オープンショートテストパターン
 4.8 ロジック-メモリ間のインターコネクションテスト
 4.9 チップレットのためのテスト規格IEEE 1838
 4.10 チップ積層後のIEEE 1838 FPP による各チップの機能テスト
 4.11 チップ積層後のTSV 接続障害復旧?式
 4.12 UCIe 規格でのTSV リペア?式
 4.13 TSMC のチップレットテスト事例

5.TSV の接続品質評価技術
 5.1 3D-IC のチップ間接続(TSV, ハイブリッドボンディング)の?密度化と課題
 5.2 TSV 接合での欠陥と相互接続障害
 5.3 従来評価技術( デイジーチェイン、ケルビン計測) の問題点
 5.4 TSV 評価時のアウトライヤ検出の重要性
 5.5 TSV の個別抵抗計測による効果
 5.6 アナログバウンダリスキャンIEEE 1149.4 による精密微少抵抗計測
 5.7 従来のIEEE 1149.4 標準抵抗計測法の問題点と解決案
 5.8 IEEE 1149.4 標準抵抗計測法の改善で真の4 端?計測法の実現
 5.9 TSV 個別精密微少抵抗計測回路の3 D-IC への実装例
 5.10 提案回路の検証実験結果
 5.11 提案回路のLSI への実装(配置配線)事例
 5.12 提案回路の適?シーン案と期待効果

6.まとめ

7.Q& A


【質疑応答】

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