神奈川工科大学　工学部　電気電子情報工学科　非常勤講師(電気電子材料担当)　博士(工学)　江澤 弘和 氏

【講師略歴】
1985年京大院修士修了後、(株)東芝入社。
Siウエーハの高品位化開発業務を経て、Si CMOSデバイスのメタライゼーションプロセスを中心にロジック、メモリの微細化開発、量産技術確立、歩留り向上、品質事故対策に従事。並行して“中間領域技術”の開拓による半導体製品の付加価値創出を推進。
2017年東芝メモリ(株)へ転出。2018年から神奈工大非常勤講師。
2019年定年退職後、個人コンサルティング開業。装置・電子材料企業を伴走支援し、現在に至る。

【本セミナーで学べること】
・配線階層を縦断する視点
・三次元集積化の基幹プロセスの基礎と現状の課題
・今さら聞けないパッケージプロセス構築の留意点

【講座概要】
HBM搭載を前提とする先端半導体デバイスのパッケージがシステムレベルの性能向上に不可欠とされているAI市場の急成長に伴い、一部の巨大企業の資本力を背景とする先進パッケージの量的拡大の話題が関心を集めています。また、先端、非先端デバイスのMix&MatchによるSoCの開発コスト抑制とTime-to-Market商流の確立に親和性の高いチップレットインテグレーションは民生機器から車載、メディカル、社会インフラ用途に至る多種多様な市場でイノベーション創出への寄与が期待されています。一方、性急な市場要求に応えるために生じる本来の地道なパッケージ開発との乖離を埋めるための弥縫策がパッケージ技術への信頼に影響を及ぼす懸念を示唆する一部の有識者の声も聞こえています。本セミナーでは、これらの現状認識に基づき、これまでの先進パッケージ開発の推移を整理し、半導体デバイスチップの三次元集積化プロセス、Fan-Out型パッケージの基礎を再訪しながら、今後の開発動向と市場動向を展望します。

１．先進パッケージ開発の推移
　1.1 システムレベル性能の向上へ拡張する最近の半導体パッケージ
　1.2 CoWoSとWafer Scale Integration
　1.3 チップレットインテグレーション市場の開拓
　1.4 後工程プロセスの高品位化
　1.5 中間領域プロセス技術の進展による価値創出

２．三次元集積化プロセスの基礎
　2.1 ロジックとメモリのチップ積層SoCデバイス (RDL, Micro-bumping, Mass reflow積層導入の原点)
　2.2 TSVプロセス (メモリチップ積層, BSPDNへの拡張)
　2.3 Hybrid-Bonding (Wafer level/CoW bonding, Polymer bonding)
　2.4 Si/Organicインタポーザー, Siブリッジ (インテグレーション規模の拡大)
　2.5 RDL微細化, 多層化とダマシンプロセスの要否

３．Fan-Out(FO)型パッケージの基礎
　3.1 市場浸透の現状
　3.2 FOプロセスの留意点
　3.3 封止材料の選択肢拡大
　3.4 Through Mold Interconnect(TMI)プロセス選択肢拡大 (3D FOインテグレーションの民主化)

４．Panel Level Process(PLP)高品位化
　4.1 モールド樹脂起因の基板反り問題
　4.2 マスクレス露光によるレティクルサイズ制約からの解放
　4.3 協業開発の動向

５．今後の開発動向と市場動向
　5.1 Glassインタポ−ザ, Co-Packaged Opticsの話題と課題
　5.2 米国の開発動向
　5.3 市場予測を見る視点について

【質疑応答】